UltraSparc II – seconda generazione UltraSparc, CPU SPARC V9 per server e workstation

Definizione

UltraSparc II è la seconda generazione della famiglia UltraSparc sviluppata da Sun Microsystems, e implementa l’architettura SPARC V9 a 64 bit. È stata immessa sul mercato a partire dal 1997, con le prime versioni in area 250 MHZ, ed è stata impiegata soprattutto in sistemi server e workstation.

Un elemento centrale è la compatibilità binaria: SPARC V9 mantiene la continuità applicativa con le precedenti generazioni SPARC, permettendo di eseguire software esistente (con i vincoli tipici legati a sistema operativo/ABI e al passaggio 32/64 bit).

Evoluzione delle frequenze: da 250 MHZ alle ultime revisioni

La prima serie commercializzata parte da 250 MHZ. Con l’evoluzione del processo produttivo e delle revisioni, le frequenze aumentano in modo significativo.

È importante distinguere tra “UltraSparc II” e il perimetro reale in cui spesso viene citato: in documentazione e nel mercato si trovano CPU/moduli e piattaforme con valori finali differenti (ad esempio moduli da 450 MHZ, sistemi supportati fino a 480 MHZ, e in alcune sintesi tecniche anche picchi superiori attribuiti a revisioni/varianti della linea). In pratica, 450 MHZ è un valore molto comune perché associato a moduli di upgrade e a configurazioni diffuse, ma non è l’unico valore “alto” che compare nelle specifiche di famiglia.

Architettura SPARC V9 e compatibilità binaria

UltraSparc II è una implementazione completa di SPARC V9. Dal punto di vista progettuale questo significa:

Separ显示ione netta tra ISA e microarchitettura: il software vede SPARC V9, mentre l’hardware realizza prestazioni tramite pipeline, predizione dei salti, gestione avanzata delle dipendenze e ottimizzazioni sul sottosistema memoria.

Compatibilità binaria a livello di famiglia SPARC: il modello V9 è stato pensato per preservare la continuità del software sviluppato per le precedenti implementazioni SPARC, con supporto robusto per ambienti “enterprise” (toolchain, sistemi operativi e applicazioni server).

Sottosistema memoria e cache: E-cache esterna e flessibilità di configurazione

Un tratto tipico dei sistemi UltraSparc II è la presenza di una cache L2 esterna al core, spesso indicata come E-cache (external cache), con tagli e velocità variabili in funzione della piattaforma/modulo CPU.

A livello pratico questo impatta su:

Prestazioni reali: la dimensione e la velocità della cache esterna incidono molto su workload server (database, file service, rete).

Progettazione di scheda/modulo: la CPU richiede un’implementazione coerente del percorso verso la cache e verso il controller di sistema, con vincoli di layout e timing.

Scalabilità e multiprocessing: orientamento server

UltraSparc II nasce per sistemi scalabili: la microarchitettura e l’interfaccia di sistema sono pensate per configurazioni multiprocessore. In termini pratici:

In configurazioni “glueless” si arriva tipicamente a sistemi fino a 4 vie senza logiche esterne complesse per la coerenza.

Con architetture di piattaforma e controller adeguati, la linea è stata impiegata anche in sistemi con un numero maggiore di CPU, tipici dei server dell’epoca.

Schizzo dei collegamenti più importanti

                 bus di sistema + controllo (interconnessione piattaforma)
        ┌──────────────────────────────────────────────────────────┐
        │               controller di sistema / chipset             │
        │   arbitraggio, memoria, I/O bridge, coerenza (piattaforma)│
        └───────────────────────────────┬──────────────────────────┘
                                        │
                                        ▼
                           ┌─────────────────────────────┐
                           │         UltraSparc II        │
                           │   core SPARC V9 64 bit       │
                           │   interfaccia verso E-cache  │
                           └─────────────┬───────────────┘
                                         │
                                         ├────────► E-cache (L2 esterna, tagli variabili)
                                         └────────► RAM + I/O (tramite controller di sistema)

Tabella 1 – Dati di identificazione e specifiche

Tabella 2 – Aspetti operativi e progettuali

Caratteristiche della famiglia Ultra SPARC II

Architettura

• Thirty-two 64 bit integer registers
• Superscalar/Superpipelined
• High performance memory interconnect
• Built-in Multiprocessing Capability
• VIS multimedia accelerating instructions
• 100% binary compatibility with previous versions of SPARC
• Uses 0,25 micron technology and packaging

CPU Benefits

• 64-bits SPARC-V9 architecture increases the network computing application performance
• Allows Applications to store data locally in the register files
• Allows for multiple integer and floating point execution units leading to higher application performance

Performance

• Integer
• Floating Point
• Bamdwith (BW) to main memory