Motorola DSP56001RC20

Il DSP56001RC20 è un DSP (digital signal processor) general purpose a 24 bit della famiglia Motorola 56K, progettato per eseguire con alta efficienza operazioni tipiche dell’elaborazione numerica e dei segnali (filtri digitali, FFT, controllo in retroazione, modulatori/demodulatori, audio e comunicazioni).

La sigla RC20 identifica in modo pratico due aspetti chiave del componente:

• RC: tipologia di package PGA (pin grid array) in ceramica, per montaggio through-hole.

• 20: speed grade nominale che corrisponde a una frequenza massima di circa 20,5 MHz (indicativamente).

Architettura di calcolo: datapath 24 bit e accumulo 56 bit

Il DSP56001 lavora con percorsi dati a 24 bit (molto adatti a segnali audio/telecom) e utilizza accumulatori a 56 bit per mantenere precisione negli intermedi (somma di prodotti, filtri IIR/FIR, scaling), riducendo saturazioni e quantizzazione nelle catene DSP.

L’architettura è di tipo Harvard (separazione logica tra spazio programma e spazio dati), con più bus interni e unità che operano in parallelo. In termini operativi questo si traduce in:

• throughput elevato su “loop” ripetitivi (MAC e data move),

• determinismo migliore rispetto a CPU general purpose coeve,

• efficienza energetica e di codice per algoritmi DSP classici.

Parallelismo interno e pipeline “poco visibile”

Il core integra tre blocchi che possono lavorare in parallelo:

• data ALU (aritmetica e logica sui dati, moltiplicazioni),

• address generation unit (calcolo indirizzi e aggiornamento puntatori, utile per buffer circolari),

• program controller (prefetch/controllo flusso).

La pipeline è progettata per essere relativamente trasparente al programmatore: l’ottimizzazione si basa soprattutto su un uso corretto di indirizzamento, parallel moves e strutture di loop dedicate.

Memorie on-chip e bootstrap

Una caratteristica distintiva del DSP56001 è l’uso di RAM programma interna (invece della ROM programma tipica del DSP56000), con meccanismi di bootstrap per caricare rapidamente il codice all’avvio. In pratica, il DSP può partire da un piccolo boot ROM e poi:

• caricare la program RAM da una memoria esterna byte-wide tramite porta di espansione, oppure

• essere inizializzato da un host tramite host interface.

Questo approccio è tipico di sistemi in cui il firmware viene caricato/aggiornato o dove una CPU esterna governa il DSP.

Periferiche integrate e interfacciamento

Il DSP56001 integra periferiche “MCU-style” che lo rendono utilizzabile anche come sottosistema relativamente autonomo:

• SCI (serial communication interface) per comunicazioni asincrone/sincrone in stile UART.

• SSI (synchronous serial interface) per stream digitali sincroni (audio seriale, link con codec, collegamenti punto-punto).

• Host interface per collegamento a una CPU esterna (coordinamento, scambio dati/controllo).

• Memory expansion port per espandere memoria e I/O esterni, quando serve più spazio o integrazione con logiche dedicate.

Clock, speed grade e implicazioni prestazionali

Il suffisso RC20 indica un dispositivo pensato per funzionare fino a circa 20,5 MHz. In un progetto reale, la frequenza effettiva dipende da:

• clock disponibile (oscillatore/quarzo e qualità del layout),

• vincoli EMC/rumore (soprattutto in audio),

• budget termico e consumi,

• timing dell’interfacciamento (host, memoria esterna, seriali).

Package RC: PGA in ceramica

Il package RC è un PGA (pin grid array), quindi:

• montaggio through-hole (adatto a schede con vincoli meccanici o a prototipi/strumentazione),

• buona robustezza meccanica e termica del package ceramico,

• footprint e altezza tipicamente maggiori rispetto a soluzioni QFP.

Impieghi tipici

Il DSP56001RC20 è coerente con applicazioni come:

• audio digitale (effetti, equalizzazione, sintesi, processing in tempo reale),

• telecomunicazioni (filtri, modem, compressione/companding e routines numeriche),

• controllo ad alta velocità (servo, controllo motori con elaborazione numerica),

• elaborazione numerica (FFT, correlazioni, calcoli su flussi 24 bit).

Tabella 1 – Dati di identificazione e specifiche

Tabella 2 – Aspetti operativi e progettuali

dal sito Motorola:

Speed      At 16.5 million instructions per second (MIPS) with a 33 MHz clock, the DSP56001 can execute a 1024 point complex Fast Fourier Transform in1.98 milliseconds (66,240 clock cycles).

Precision      The data paths are 24 bits wide thereby providing 144 dB of dynamic range; intermediate results held in the 56-bit accumulators can range over 336 dB.

Parallelism    The data ALU, address arithmetic units, and program controller operate in parallel so that an instruction prefetch, a 24x24-bit multiplication, a 56-bit addition, two data moves, and two address pointer updates using one of three types of arithmetic (linear, modulo, or reverse carry) can be executed in a single instruction cycle. This parallelism allows a four coefficient Infinite Impulse Response (IIR) filter section to be executed in only four cycles, the theoretical minimum for a single multiplier architecture.

Integration    In addition to the three independent execution units, the DSP56001 has six on-chip memories, three on-chip MCU style peripherals (Serial Communication Interface, Synchronous Serial Interface, and Host Interface), a clock generator and seven buses (three address and four data), making the overall system functionally complete and powerful, but also very low cost, low power, and compact.

Invisible Pipeline The three-stage instruction pipeline is essentially invisible to the programmer thus allowing straightforward program development in either assembly language or a high-level language such as ANSI C.

 Instruction Set    The 62 instruction mnemonics are MCU-like making the transition from programming microprocessors to programming the DSP56001 digital signal processor as easy as possible. The orthogonal syntax supports control of the parallel execution units. This syntax provides 12,808,830 different instruction variations using the 62 instruction mnemonics. The no-overhead DO instruction and the REPEAT (REP) instruction make writing straight-line code obsolete. •

DSP56000/DSP56001 Compatibility    The DSP56001 is identical to the DSP56000 except that it has 512x24-bits of on-chip program RAM instead of 3.75K of program ROM; a 32x24-bit bootstrap ROM for loading the program RAM from either a byte-wide memory mapped ROM or via the Host Interface; and the on-chip X and Y Data ROMs have been preprogrammed as positive Mu- and A-Law to linear expansion tables and a full, four quadrant sine wave table, respectively.

Low Power      As a CMOS part, the DSP56001 is inherently very low power; however, three other features can reduce power consumption to an exceptionally low level. — The WAIT instruction shuts off the clock in the central processor portion of the DSP56001. — The STOP instruction halts the internal oscillator. — Power increases linearly (approximately) with frequency; thus, reducing the clock frequency reduces power consumption.