Zilog Z0840006PSC

Lo Z84000 è una CPU della serie Z80 prodotta da Zilog. Nel contesto indicato,  opera a 6 MHZ ed è ricordata come una delle CPU più diffuse sia in sistemi personal computer sia in applicazioni di elettronica industriale, grazie a un’architettura semplice da integrare, un set istruzioni ampio e una buona “densità funzionale” per sistemi con memoria e I/O esterni.

Dal punto di vista pratico, è una CPU 8 bit con risorse interne “estese” (registri e modalità di indirizzamento) che consentono di costruire firmware relativamente complessi mantenendo una piattaforma hardware lineare (RAM/ROM + periferiche su bus).

Caratteristiche di programmazione: registri e memoria interna R/W

La CPU mette a disposizione 208 bit di memoria read/write accessibile al programmatore. In aggiunta, include un file di registri tipico della serie:

• Un accumulatore e sei registri a 8 bit, accoppiabili come tre registri a 16 bit.

• Uno stack pointer a 16 bit e un program counter a 16 bit.

• Due registri indice a 16 bit, utili per addressing indicizzato e gestione efficiente di strutture dati e buffer.

In pratica, questo modello rende più comode routine su array, stack e contesti di interrupt, riducendo accessi ripetuti alla RAM per variabili “calde”.

Bus di indirizzi e spazio memoria: 16 bit, 64 KB direttamente indirizzabili

Il core espone un address bus a 16 bit, quindi può accedere direttamente a 64 KB di spazio indirizzi. In un sistema tipico ciò significa:

• Fino a 64 KB di memoria programma (ROM/EPROM/FLASH).

• Fino a 64 KB di memoria dati (RAM), a seconda della mappa di sistema.

• Spazio dedicabile anche a I/O tramite decodifica e mappatura (a seconda della piattaforma).

L’effetto pratico è che l’architettura di scheda ruota intorno alla mappa memoria e alla logica di decoding, che determinano come ROM, RAM e periferiche condividono lo spazio indirizzi.

Set istruzioni: root instructions e istruzioni estese con prefissi

La CPU dispone di 252 root instructions e utilizza 4 byte riservati come prefissi per estendere il set, arrivando ad accedere a 308 istruzioni aggiuntive.

In termini pratici:

• Le istruzioni “base” coprono il flusso principale (caricamenti, salti, aritmetica/logica).

• Le istruzioni prefissate ampliano le capacità (indirizzamenti più ricchi, operazioni più specializzate) a costo di qualche ciclo e di un encoding più complesso.

Progetto del core: sincrono, senza tri-state interni, riusabile in ASIC/FPGA

Il core è descritto come microcode-free, progettato per essere riusato in implementazioni ASIC e FPGA. È inoltre strettamente sincrono, senza tri-state interni e con reset sincrono.

Implicazioni pratiche:

• Maggiore prevedibilità temporale e facilità di integrazione in logiche digitali moderne.

• Riduzione di ambiguità legate a bus interni tri-state, semplificando verifica e chiusura temporale nelle implementazioni hardware.

Unità funzionali principali

Control unit
Include un instruction decoder a 8 bit per la decodifica delle istruzioni e la generazione dei segnali di controllo interni.

Arithmetic-logic unit
Supporta:

• Operazioni aritmetiche e logiche a 8 bit.

• Operazioni aritmetiche a 16 bit.

• Manipolazioni booleane (bit-level).

Register file unit
Include:

• Set duplicato di registri general-purpose e registri di flag (utile per cambi di contesto rapidi e gestione interrupt).

• Due registri indice a 16 bit.

Interrupt controller
Gestisce:

• Tre modalità di interrupt mascherabili.

• Un interrupt non mascherabile (NMI).

Interfaccia memoria esterna e I/O

Il sottosistema di interfaccia esterna consente l’indirizzamento fino a:

• 64 KB di memoria programma.

• 64 KB di memoria dati.

• 64 KB di dispositivi di input/output.

È inoltre presente un contatore on-core per il dynamic memory refresh, utile nei sistemi che impiegano DRAM e necessitano di refresh periodico coordinato dal processore.

Schizzo dei collegamenti più importanti

                 bus indirizzi 16 bit + bus dati 8 bit + controllo
        ┌──────────────────────────────────────────────────────────┐
        │                 logica di sistema / decoding              │
        │   ROM/EPROM, RAM, I/O, interrupt, eventuale DRAM refresh  │
        └───────────────────────────────┬──────────────────────────┘
                                        │
                                        ▼
                           ┌─────────────────────────────┐
                           │          Z84000              │
                           │   CPU serie Z80 @ 6 MHZ       │
                           │   SP/PC 16 bit, index 16 bit  │
                           │   interrupt + refresh counter │
                           └─────────────┬───────────────┘
                                         │
                                         ├────────► memoria programma (fino a 64 KB)
                                         ├────────► memoria dati (fino a 64 KB)
                                         └────────► I/O (fino a 64 KB, da mappatura piattaforma)

Tabella 1 – Dati di identificazione e specifiche

Tabella 2 – Aspetti operativi e progettuali